xilinx vivado 2017.2下载-Xilinx Vivado Design Suite 2017.2 最新版

　　xilinx vivado 2017.2是一款可以帮助您在电脑上开发控制系统的工具，本软件基于C语言设计，其主要的功能就是可以让用户在设计控制系统的时候减少操作的流程，将大量重复的命令直接集成在一个控制器上，这样就不用一直重复输入控制命令，Xilinx Vivado Design Suite 可以利用其独特的设计优势控制加工生产的成本，通过专业的设计技术，让您在控制材料加工的过程中一次完成，不需要重复利用修复方案对材料进行二次加工，从而让您在工业生产中获更多的收益。

软件功能

　　自动化实现流程

　　如果在一个完全校本化的流程中实现 FPGA，您就可以通过参数化脚本创建衍生设计来进一步提高设计复用率与生产力。上述脚本示例中使用了下列代码。此示例使用了 Vivado 脚本，它也同样适用于强化 Vivado HLS 和 IP 集成器脚本

　　IP 集成器自动化

　　IP 集成器的 write_bd_tcl 命令不仅保存了一个 Tcl 脚本以重现您的操作，同时也会优化脚本，使其专门用于创建最终块设计。只要执行该脚本就会重新创建块设计。由于使用了 IP 资源库中的 IP 重新创建块设计，所以如果 IP 更新过，也将使用最新的 IP 重建设计。

　　Vivado 项目自动化

　　在 Vivado IDE 中执行的所有操作均以 Tcl 命令的形式采集到项目日志文件中。在批处理模式下，这些命令允许您重复所有的动作，显著减少了执行任务所需时间。

　　系统验证与实现

　　在 IP 集成器中完成系统块设计后，您可以通过生成输出产品和为设计创建一个顶层 HDL 封装程序来开展整个系统的验证和实现。

　　设计优化在开展任何优化之前，建议在项目中创建新的解决方案。使用解决方案可以比较不同的结果集合。不仅可以比较结果，还可以比较日志文件乃至输出 RTL 文件。

　　基于帧的 C 语言

　　代码基于帧的 C 语言代码的概要示例见下。这种编码方式的主要特点是该函数在每个事务中处理多个数据样本（一帧数据）。这里一个事务指该 C 语言函数一次完整地执行。

软件特色

　　Vivado®高级综合包括作为所有Vivado HLx版本中的无成本升级，通过将C，C ++和C系列C规范直接针对Xilinx所有可编程器件，无需手动创建RTL，从而加速IP创建。支持ISE®和Vivado设计环境Vivado HLS通过以下方式为系统和设计架构师提供了更快的IP创建途径：

　　算法描述，数据类型规范（整数，定点或浮点）和接口（FIFO，AXI4，AXI4-Lite，AXI4-Stream）的抽象，

　　用于任意精度数据类型，视频，DSP等的丰富库，请参阅库下面的部分

　　指令驱动的架构感知综合，提供最好的QoR

　　快速的QoR时间与手工编码的RTL相媲美

　　使用C / C ++测试台仿真，自动VHDL或Verilog仿真和测试台生成进行加速验证

　　多语言支持和业内最广泛的语言覆盖

　　自动使用赛灵思片上存储器，DSP元件和浮点库

　　Vivado HLS支持ISE Design Suite特有的旧架构，并自动安装作为Vivado HLx版本的一部分

使用方法

　　平台创建与复用 Vivado 设计套件不仅具有器件感知，而且还具备目标平台感知，支持 Zynq® SoC 和 MPSoC，以及 ASIC 级 FPGA 和 3D IC 开发板与套件。由于具备目标平台感知，因此 Vivado 能配置和使用特定开发板的设计规则检查，以确保快速构建出可用的系统。

　　Vivado IP 集成器提供基于 Tcl 的图形化自动构建校正设计开发流程。该流程提供具有器件和平台感知的互动环境，支持关键接口的智能自动连接、一键式子系统生成、实时 DRC、以及接口更换通知 , 同时还具备强大的调试功能。设计人员在构建功能间的连接时需处理“接口”而非“信号”级抽象，因此能极大提高生产力。尽管 IPI 采用业界标准 AXI4，但也支持其他接口，而且用户可定义自己的定制接口以加大灵活性

　　Vivado HLS 允许在根据设计要求探索多种微架构之后将 C/C++ 规范直接综合为 VHDL 或 Verilog RTL，从而加速设计实现与验证。在该层次执行功能仿真，速度比 VHDL 或 Verilog 仿真提高几个数量级。例如，对于视频运动估算算法，C 输入到 Vivado HLS 这种方式能够在 10 秒内执行 10 帧视频数据，而对应的 RTL 模型处理同样的 10 帧视频则需要大概两天时间才能完成。

　　当开发衍生设计时，还能大幅提升生产力。调整不同器件、时钟速度或设计配置就像编辑 C 参数或 Vivado HLS 选项一样简单。然后，工具会自动选择可满足新产品要求的新的微架构。

　　此外，竞争性设计解决方案使用多个磁盘文件用于工具间通信。使用多个磁盘文件带来的复杂性和低效率不仅会降低工具性能，而且还会造成多重接口，从而显著增大工具间沟通不畅的几率。然而，Vivado设计套件则不存在这种问题。它采用单一的共享数据模型处理设计的各方面工作

　　工作在接口层面的设计团队可以快速组装采用Vivado HLS 与 Vivado System Generator for DSP 创建的 IP 、赛灵思 SmarteCORE与LogiCORE IP、联盟成员IP和专有IP的复杂系统。结合使用Vivado IP集成器和Vivado HLS可显著降低开发成本，仅为使用RTL方法的1/15。

主要优势

　　最新 Vivado HLx 版本能实现新一代平台设计自动化，利用 C/C++ 编程差异化逻辑，并可进行图形化系统组装，因此提供了一款全新超高生产力设计方法。该方法在“UltraFast 高级生产力设计方法指南”(UG1197) 中进行了介绍，实践证明 , 相比 RTL 方法而言 , 可将设计创建与验证速度加快 15 倍。

　　HLx 还进一步完善了赛灵思专为软件和系统工程师量身定制的 SDx 开发环境（SDSoC、 SDAccel 和 SDNet）。HLx 方法可实现平台设计的自动化创建，而 SDx 系列开发环境能用 C、 C++、OpenCL 或用于数据包处理的新兴 P4 语言对此类平台进行软件定义编程。

　　HLx 和 SDx 代表了赛灵思设计实现解决方案的新时代，为用户借助基于 Zynq SoC、MPSoC、 ASIC 级 FPGA 和 3D IC 等 All Programmable 器件的终端产品优化定制硬件开发更智能、互联互通的差异化系统提供强大支持。